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开头：本体由半导体行业不雅察（ID：icbank）编译自semiconductor-digest ，谢谢。

在曩昔十年中，数据中心以太网交换机的容量从 0.64 Tbps 飙升至 25.6 Tbps，这成绩于 64×400 Gbps 或 32×800 Gbps 可插拔光收发器模块的接受。然而，这些高速模块在现在的外形尺寸内带来了紧要挑战。问题包括所需的电气和光学聚合器密度，以及不休飞腾的功耗。

为了竣事因循每模块 800 Gbps 及以上的下一代光学引擎，通讯速度必须翻倍至每通谈至少 100 Gbps。这种增多在交换机插座、主板和边际聚合器中引入了严重的信号齐备性问题，导致 SerDes 接口的功耗增多。在畴昔的以太网交换中，这些信号齐备性问题可能会导致 I/O 功耗进步交换机中枢的功耗。此外，圭臬可插拔模块的集成密度受到 QSFP/OSFP 外形尺寸的放荡，因此需要尚未正常使用的高等热管清醒决决策。

共封装光学器件 (CPO) 为这些挑战提供了一种有但愿的贬责决策。与传统的可插拔模子不同，CPO 将光学模块顺利集成到交换机 ASIC 基板上，从而减少了电气范围并有用贬责了信号齐备性问题。这种顺序在主要数据中心中赢得了温情。然而，优化 CPO 的封装政策仍然是行业抓续盘考和发展的话题。

先进半导体封装技能对共封装光学器件 (CPO) 的紧迫性

数据中心中 CPO 的集成旨在擢升 I/O 带宽并降拘泥耗。光子集成电路 (PIC) 与电子集成电路 (EIC) 和开关 IC 的联接风光会权贵影响面积和边际带宽密度以及封装寄成功应。这些要素顺利影响收发器的 I/O 带宽和能效，这意味着不符合的集成会对消硅光子学的上风。

关于 CPO，光子和电子元件的集成不错通过多样顺序竣事，每种顺序王人有独到的上风和挑战。起始进的、仍处于研发阶段的是 3D 单片集成。这将光子元件镶嵌到现存的电子工艺节点中真实迷奸女高中生，只需进行最少的窜改，将有源光子和脱手电子元件共置在合并芯片内。这减少了寄成功应，并通过摈弃对接口焊盘和凸块的需求简化了封装。然而，单片集成每每使用较旧的 CMOS 节点，导致光子性能不睬思且能耗较高。尽管存在这些放荡，但它提供了最小的阻抗失配和简化的封装。

相背，2D 集成将 PIC 和 EIC 比肩扬弃在 PCB 上，通过引线键合或倒装芯片聚合。这种顺序通俗且经济高效，但会引入权贵的寄生电感，由于单边聚合而放荡总 I/O。天然 2D 集成易于封装，但对引线键合的依赖会放荡收发器带宽并增多能耗，使其关于高性能运用成果较低。